【24】Verilog进阶 - 序列检测2
VL35 状态机-非重叠的序列检测
1 思路
状态机嘛，也是比较熟悉的朋友啦， 我就火速写出了STG。如下黑色所示：
2 初版代码
`timescale 1ns/1nsmodule sequence_test1(input wire clk ,input wire rst ,input wire data ,output reg flag
);
//*code*//parameter S0 = 3\'b000
状态机嘛，也是比较熟悉的朋友啦， 我就火速写出了STG。如下黑色所示：
`timescale 1ns/1nsmodule sequence_test1(input wire clk ,input wire rst ,input wire data ,output reg flag
);
//*code*//parameter S0 = 3\'b000
