LEC learning6:对design 中的black boxes 的处理

在design 若出现black boxes 的话，可以设置以下variable 处理

1.Missing a piece of design and are using this variable：

set hdlin_unresolved_modules "option"

该变量是设置during set_top 的过程中verilog 和VHDL 中的reference 丢失的情况，可以将其设成black box ，也可以是报出error。

black_box： 未解决的verilog 和VHDL 中的references 作为black box

error： black_box 未解决的verilog 和VHDL 中的references报出error

2.Usage of other variable when reading in designs:

set hdlin_interface_only “SRAM* dram16x8”

Any module beginning with SRAM and the dram16x8 module will become a black box

3.Declare a sub-design as a black box:

set_black_box designID

4.Command report_black_boxes shows list of black boxes