硬件语言Verilog HDL牛客刷题day08 综合部分

1. Johnson Counter

1.题目：

请用Verilog实现4位约翰逊计数器（扭环形计数器），计数器的循环状态如下。

电路的接口如下图所示

2.解题思路

        2.1 一个简单的状态机的配置。

        2.2 注意 起始状态 是 0000 就行

3.解题代码

`timescale 1ns/1nsmodule JC_counter(input                clk ,input                rst_n,output reg [3:0]     Q  
);
parameter s0 = 4'b0000;
parameter s1 = 4'b1000;
parameter s2 = 4'b1100;
parameter s3 = 4'b1110;
parameter s4 = 4'b1111;
parameter s5 = 4'b0111;
parameter s6 = 4'b0011;
parameter s7 = 4'b0001;always@(posedge clk or negedge rst_n)beginif(~rst_n)beginQ <= s0;endelse begincase (Q)s0 : Q<=s1;s1 : Q<=s2;s2 : Q<=s3;s3 : Q<=s4;s4 : Q<=s5;s5 : Q<=s6;s6 : Q<=s7;s7 : Q<=s0;default: Q <= s0;endcaseendendendmodule

2.VL56 流水线乘法器

1.题目：

实现4bit无符号数流水线乘法器设计。

2.解题思路

        2.1 可以利用 for 的循环结构减轻代码量。

        2.2 第一个输入 作为 左移的判断位， 第二个作为左移的单位。

        2.3 然后所有的位置 相加。 

3.解题代码

`timescale 1ns/1nsmodule multi_pipe#(parameter size = 4
)(input 						clk 		,   input 						rst_n		,input	[size-1:0]			mul_a		,input	[size-1:0]			mul_b		,output	reg	[size*2-1:0]	mul_out		
);reg[size*2 -1 :0]  data[size-1:0]; //定义一个存储数据的地方
reg[size*2 -1 :0]  data1;
reg	[size*2-1:0]	mul_out1;	
integer j;
always@(posedge clk or negedge rst_n)beginif(~rst_n)beginmul_out <=0;for(j=0; j<size; j=j+1)begindata[j] <=0;  //寄存器单位置0 endendelsebeginfor(j=0;j<size ;j=j+1)begindata[j] <= {4'd0,mul_a} << (mul_b[j] ? j :8);  //endmul_out1 =0;//开始的时候清零 ，因为是堵塞赋值for(j=0;j<size ;j=j+1)beginmul_out1 = mul_out1+ data[j];//堵塞赋值可以这样用endmul_out <= mul_out1;//非堵塞赋值， 时序要求。endendendmodule

3.VL57 交通灯

1.题目：

要求实现一个交通红绿灯，具有红黄绿三个小指示灯和一个行人按钮，正常情况下，机动车道指示灯按照60时钟周期绿灯，5个时钟周期黄灯，10个时钟周期红灯循环。当行人按钮按下，如果剩余绿灯时间大于10个时钟，则缩短为10个时钟，小于10个时钟则保持不变。

注：机动车道的指示灯和人行道指示灯应该是配对的，当机动车道的灯为绿或者黄时，人行道的灯为红；当机动车道的灯为红时，人行道的灯为绿，为简便起见，只考虑机动车道的指示灯。

模块的信号接口图如下：

2.解题思路

        2.1 这个题目做了半天 不懂！！

        2.2 观看题解后，震惊我了。  交通灯的循序   红 -> 黄 -> 绿 ???

        2.3 直接抄答案， 不懂！！

3.解题代码

别人的通关代码： （我是做不出！）

`timescale 1ns/1nsmodule triffic_light(input rst_n, //异位复位信号，低电平有效input clk, //时钟信号input pass_request,output wire[7:0]clock,output reg red,output reg yellow,output reg green);parameter 	idle = 2'd0,s1_red = 2'd1,s2_yellow = 2'd2,s3_green = 2'd3;reg [7:0] cnt;reg [1:0] state;reg p_red,p_yellow,p_green;		//用于缓存信号灯的前一时刻的数值，判断上升沿always @(posedge clk or negedge rst_n) beginif(!rst_n)beginstate <= idle;p_red <= 1'b0;p_green <= 1'b0;p_yellow <= 1'b0;			endelse case(state)idle:beginp_red <= 1'b0;p_green <= 1'b0;p_yellow <= 1'b0;state <= s1_red;ends1_red:beginp_red <= 1'b1;p_green <= 1'b0;p_yellow <= 1'b0;if (cnt == 3) state <= s2_yellow;elsestate <= s1_red;ends2_yellow:beginp_red <= 1'b0;p_green <= 1'b0;p_yellow <= 1'b1;if (cnt == 3) state <= s3_green;elsestate <= s2_yellow;ends3_green:beginp_red <= 1'b0;p_green <= 1'b1;p_yellow <= 1'b0;if (cnt == 3) state <= s1_red;elsestate <= s3_green;endendcaseendalways @(posedge clk or negedge rst_n) if(!rst_n)cnt <= 7'd10;else if (pass_request&&green&&(cnt>10))cnt <= 7'd10;else if (!green&&p_green)cnt <= 7'd60;else if (!yellow&&p_yellow)cnt <= 7'd5;else if (!red&&p_red)cnt <= 7'd10;	else cnt <= cnt -1;assign clock = cnt;always @(posedge clk or negedge rst_n) if(!rst_n)beginyellow <= 1'd0;red <= 1'd0;green <= 1'd0;endelse beginyellow <= p_yellow;red <= p_red;green <= p_green;end		endmodule

自己写的 （时序图中间卡住了） （没有过关！！）

`timescale 1ns/1nsmodule triffic_light(input rst_n, //异位复位信号，低电平有效input clk, //时钟信号input pass_request,output wire[7:0]clock,output reg red,output reg yellow,output reg green);
parameter s0 = 2'd0; //绿灯状态
parameter s1 = 2'd1; //黄灯状态
parameter s2 = 2'd2; //红灯状态reg[1:0] flag;// 状态标志位
reg[6:0] cnt; //计数器
always@(posedge clk or negedge rst_n)beginif(~rst_n)beginflag  <=s0; //交通灯状态cnt  <= 7'd10;endelsebeginif(pass_request && flag ==s0  && (cnt>10))beginif(cnt >10)begincnt <=10;endendelse if(flag == s0 && cnt == 7'd0 )beginflag <= s1;cnt  <= 4;endelse if(flag == s1 && cnt == 7'd0)beginflag <= s2;cnt  <= 9;endelse if(flag == s2 && cnt == 7'd0)beginflag <= s0;cnt  <= 59;endelsebegincnt <= cnt -1;endendendalways@(posedge clk or negedge rst_n)beginif(~rst_n)beginred <=0;yellow <=0;green <=0;endelsebegincase (flag)s0 :begingreen <=1;yellow <=0;red <=0;ends1 :begingreen <=0;yellow <=1;red <=0;ends2 :begingreen <=0;yellow <=0;red <=1;endendcase    endendassign clock = cnt;endmodule

4.VL58 游戏机计费程序

1.题目：

要求实现一个游戏机计费模块，某游戏机具有多个模式，价格不同：普通模式每分钟1元，畅玩模式每分钟收费2元，默认情况下为普通模式，在boost按键按下之后进入畅玩模式。
游戏机采用预付费模式，输入端口money的数值为预付费用，在set信号有效时，将money的数值读入。输出端口remain的数值为剩余费用，当费用小于10元时，黄色信号灯yellow亮起。当费用不足时，红色信号灯red亮起，同时关闭电脑。在游戏过程中可以通过set端口续费。每次set信号有效将此时刻money的数值加到remain之中。
注：在程序中以每个时钟周期代表一分钟，每个单位大小表示1元。
模块的信号接口图如下：

2.解题思路：

1. 根据boost类型确定每分钟/周期消费金额，注意充值所在分钟/周期是不消费的。
2. 两个灯(red yellow)不能同时亮起，先判断红灯是否满足条件，再判断黄灯。

3.解题代码  （if  有点多）

`timescale 1ns/1nsmodule game_count(input rst_n, //异位复位信号，低电平有效input clk, 	//时钟信号input [9:0]money,input set,input boost,output reg[9:0]remain,output reg yellow,output reg red);
parameter s0=1'd0; //普通模式
parameter s1=1'd1; //畅玩模式
reg[1:0] flag; //标记 电脑模式always@(posedge clk or  negedge rst_n)beginif(~rst_n)beginremain <=0;endelsebeginif(boost == s0)beginif(set == 1'b1)beginremain <= remain +money;endelsebeginif(remain >0)beginremain <= remain -1;endelsebeginremain <=remain;endendendelse if(boost == s1)   beginif(set == 1'b1)beginremain <= remain +money;endelsebeginif(remain >1)beginremain <= remain -2;endelsebeginremain <=remain;endendendendendalways@(posedge clk or negedge rst_n)beginif(~rst_n)beginyellow <=0;red <=0;endelsebeginif(boost == s0)beginif(remain <1)beginred <=1;yellow <=0;endelse if(remain <10)beginred <=0;yellow <=1;endelsebeginred <=0;yellow <=0;endendelse if(boost == s1)beginif(remain <2)beginred <=1;yellow <=0;endelse if(remain <10)beginred <=0;yellow <=1;endelsebeginred <=0;yellow <=0;endendendendendmodule