前言

很多人（包括之前的我）都搞不清楚，verilog中signed和unsigned定义信号后，到低在电路中会有什么区别，本篇内容必须让大家豁然开朗！

实验

如果时间紧，那么直接上结论：除了人为的理解方式不同外（signed型’b111会被理解为-1，unsigned型’b111会被理解为8）归根结底，signed和unsigned影响的就是符号位和符号位如何拓展！对于unsigned型数据默认符号位为0且不将最高位作为符号位，进行拓展时会拓展"0"；对于signed型数据，会将高位作为符号位，进行拓展时会拓展最高比特。
接下来我们看下一个小实验：

//test
logic       [1:0]va_u;
logic signed[1:0]va_s;logic       [2:0]vb_u;
logic       [2:0]vb_s;logic       [31:0]vc_u;
logic       [31:0]vc_s;initial beginva_u = -1;va_s = -1;//signed$display("va_u='b%0b, va_s='b%0b", va_u, va_s);$display("va_u=%0d, va_s=%0d", va_u, va_s);vb_u = -va_u;vb_s = -va_s;$display("vb_u='b%0b, vb_s='b%0b", vb_u, vb_s);$display("vb_u=%0d, vb_s=%0d", vb_u, vb_s);vc_u = va_u;vc_s = va_s;$display("vc_u='b%0b, vc_s='b%0b", vc_u, vc_s);
end

之后是通过vcs的仿真结果：

va_u='b11, va_s='b11
va_u=3, va_s=-1
vb_u='b101, vb_s='b1
vb_u=5, vb_s=1
vc_u='b11, vc_s='b11111111111111111111111111111111

那么，为什么会有这样的仿真结果呢？

解析

initial中的第一段代码，令unsigned型va_u和signed型va_s均等于-1，我们知道电路中全部是补码（unsigned型只能表示整数，补码即原码），-1的补码为2’b11，因此va_u和va_s均被赋值为2’b11：

va_u='b11, va_s='b11

而若以%0d方式打印（即以人的角度去看待这两个数），则得到了第二行的打印结果：

va_u=3, va_s=-1

到目前为止，还是非常容易理解的。

接下来呢，我们对va_u和va_s进行取反操作，注意：

一个数无论正负，它的相反数（的补码）获取方式皆是原数（补码形式）含符号位按位取反后再加1得到的，再次强调区别于负数求补码操作

因此此时我们用3比特的vb_u和vb_s作为赋值的左端，那么右端必然要进行“补位”+“取反加1”的操作。而打印结果佐证了之前的结论：

signed和unsigned影响的就是符号位和符号位如何拓展！对于unsigned型数据默认符号位为0且不将最高位作为符号位，进行拓展时会拓展"0"；对于signed型数据，会将高位作为符号位，进行拓展时会拓展最高比特。

我们来具体看下，对于va_u，补位补0后为3’b011，取反加1后为3’b101；对于va_s，补位补符号位1后为3’b111，取反加1后为3’b001：

vb_u='b101, vb_s='b1

如果这个例子没有理解，那么再看下第三段更加容易理解，直接用32比特的信号作为被赋值项，可以明显看到符号位的补充情况：

vc_u='b11, vc_s='b11111111111111111111111111111111

至此，测试已经完成。